把排序塞进内存里——在 6T SRAM 中直接给数据排队

排序是所有计算的基础操作。数据库要排序、搜索引擎要排序、GPU 处理顶点要排序，但排序的代价远不止算法本身的复杂度——数据从内存搬到处理器，排好，再搬回内存。来回搬两次，搬的时间往往比排的时间还长。 这就是冯·诺依曼架构的宿命：计算单元和存储单元是分开的，数据必须跨过那条狭窄的通道来回穿梭。 Dhakad 和 Vishvakarma 问了一个直接的问题：如果就在内存里排序呢？ 他们的架构叫 ADS-IMC，全部在 6T SRAM 单元内部完成排序操作。数据的排列方式是标准的加权二进制基数格式——也就是计算机里数字最自然的表达方式。比较和交换操作直接利用 SRAM 位单元的读写能力在片内完成，不需要把任何数据送到外部处理器。 这不是第一个存内排序方案。此前有基于忆阻器（memristor）的 IMC 排序器，但用的是新型存储器件。ADS-IMC 选的是最成熟的 6T SRAM——每个芯片上都有几十兆字节的那种标准存储单元。相比于忆阻器方案，延迟降低了 3.4 倍。 不清楚的地方：论文标注 5 页、8 张图，内容偏短。具体的排序算法——是 bitonic 网络还是奇偶排序——论文没有明确说明。排序的数据宽度和深度限制也没有展开。另外，在 SRAM 中做比较和交换操作需要额外的外围控制电路，这些电路的开销没有量化。 --- **参考文献** 1. Dhakad, N. S., & Vishvakarma, S. K. (2026). *ADS-IMC: Accelerating Data Sorting with In-Memory Computation*. arXiv:2605.16213 [cs.AR]. 2. Kvatinsky, S., et al. (2014). *MAGIC—Memristor-Aided Logic*. IEEE Transactions on Circuits and Systems II. 3. Aga, S., et al. (2017). *Compute Caches*. IEEE International Symposium on High Performance Computer Architecture (HPCA).