铸剑六年，一尺量天下——华为韬（τ）定律：当芯片的尽头不再是纳米，而是纳秒

序章：上海滩的一封战书

2026年5月25日，上海。梅雨季节还没来，空气里已经有了湿热的预兆。

上海国际电路与系统研讨会（ISCAS 2026）的会场里，何庭波站在台上。她穿着朴素，语气平稳，不像在发布一项可能改写全球半导体版图的技术，倒像在汇报一个已经做完的项目。

六年前，她写过一封刷屏全网的信。"备胎，全部转正。"那时候，华为手机业务正被掐住喉咙，海思的K3V1、K3V2被嘲笑了好多年。七年后，她再次出现在公众视野，手里拿的不是求救信，而是一把新铸的尺。

这把尺，量的是时间。

何庭波在论文里写了一句很硬的话："τ缩放是自登纳德定律以来，第一个在整个计算栈中建立共享优化目标的缩放原则。"翻译成人话就是——过去六十年，全世界半导体都在比谁的晶体管更小；从今天起，华为要换一个赛道：比谁的速度更快。

这场发布会的真正意义，不是华为又多了一个新技术名词。而是在那个被卡了六年脖子的行业里，有人终于站出来，说了一句话："没有退路就是胜利之路。"

第一卷：这是啥——一把量时间的尺

1.1 摩尔定律的黄昏

1965年，戈登·摩尔在《电子学》杂志上画了一条曲线。他说，集成电路上能容纳的晶体管数量，大约每两年翻一倍。这条曲线后来被称为"摩尔定律"，成了整个半导体行业的节拍器。

六十年来，整个行业围着一件事转：把晶体管越做越小。

90纳米。28纳米。7纳米。5纳米。3纳米。2纳米。纳米数字越小，江湖地位越高。台积电靠这个打败了英特尔，三星靠这个追上了台积电，中芯国际靠N+2工艺（多重曝光DUV）硬生生做出了等效7纳米。纳米竞赛，就是半导体世界的奥运会。

但所有的节拍器都有停摆的一天。

当晶体管尺寸逼近少数原子尺度，电子开始在纳米尺度上不受控制地乱窜——这叫量子隧穿效应。漏电流激增，良率暴跌。一座3纳米晶圆厂的投资门槛飙升至200亿美元，单颗尖端芯片的设计成本突破10亿美元。最先进节点上，每颗晶体管的成本不降反升。

摩尔定律不是死了，是性价比死了。

何庭波在论文里说得直白："该行业的核心问题发生了变化。它不再是'晶体管还能再缩小多少？'而是'应该缩小到什么程度，以及以什么目标？'"

这个目标，华为给出的答案是：时间。

1.2 τ = R × C：一个高中物理公式，怎么就成了定律？

韬定律的公式极其简单：τ = R × C。

R是电阻，C是电容。τ是时间常数，衡量一个电路从输入变化到输出响应需要多久。这个公式写在任何一本电路原理教材的前五十页里，高中生都能看懂。

但华为的贡献不在于发现这个公式——它一直都在。华为的贡献在于：把τ从一本教材里的习题，变成了整个行业的新指挥棒。

传统思路是：我要让芯片更快，所以我得把晶体管做小。做小之后，R和C自然就小了，τ也就小了。这是"几何缩微"——空间上压缩，时间上受益。

华为反过来想：如果空间上压缩不动了呢？如果EUV光刻机买不到、3纳米厂建不起呢？我能不能直接对τ动手？

答案是能。不一定非要晶体管更小，也可以让信号走得更近。

想象一座城市。传统芯片是一张平铺的地图，A区的信号要跑到B区，得沿着马路绕一大圈。逻辑折叠做的事，是在这座城市里修了直达电梯——不是把城市压缩得更小，而是让A到B的距离从平面变成了垂直。

信号路径短了，R和C就小了，τ就小了。芯片快了。

1.3 逻辑折叠：不是3D堆叠，是"真3D"

韬定律最硬的技术抓手，叫逻辑折叠（Logic Folding）。

很多人第一反应：这不就是3D堆叠吗？台积电的CoWoS、Intel的Foveros、HBM内存堆在GPU上面，不都是把芯片叠起来吗？

不是。

这是个极其关键的区别，必须掰开揉碎说清楚。

传统3D堆叠/Chiplet，是"后道工艺"。 芯片已经造好了，各自独立流片，然后通过硅通孔（TSV）或者微凸块把它们粘在一起。就像把几栋已经建好的楼房摞起来，中间用电梯连接。HBM和GPU就是两个完全独立的芯片，靠中介层互联。这叫"赝3D"——pseudo-3D。

逻辑折叠，是"前道设计"。 它在芯片设计的最初阶段，就把原本平铺在同一层上的逻辑电路，按照关键信号的传播路径，重新分配到两个甚至更多垂直堆叠的有源层中。同一模块内部的标准单元，可以被拆分到不同层。这不是把几栋楼摞起来，而是把一栋楼的内部结构直接设计成复式——上下层属于同一个房子，层间信号通过间距仅1.5微米的极短TSV直接穿越，没有芯片与芯片之间的接口损耗。

北京大学集成电路学院的评价很精准：如果说逻辑折叠是芯片设计端的降维打击，那么2.5D/3D封装更像是制造端的被动拼图。

一个改变的是"信号本身要走多远"，一个改变的是"不同芯片之间靠多近"。两者不在一个技术抽象层级上。

何庭波的论文里，把麒麟2026的实测数据亮了出来：在固定工艺节点下，逻辑折叠实现了55%的晶体管密度提升和41%的能效提升。这在传统摩尔定律的演进路径下，需要整整两个制程节点的迭代，大约三年时间。

1.4 四层塔：从晶体管到数据中心

韬定律不是只有逻辑折叠一个技术点。它是一个四层协同优化体系，从器件层一直搭到系统层，像一个倒过来的金字塔——最下面是物理，最上面是生态。

第一层，器件。 通过高κ金属栅极、GAA环绕栅极架构、应变工程，提升晶体管本身的开关速度。论文特别指出：寄生电阻和寄生电容现在已经超过本征开关延迟数倍，优化互连比优化晶体管本身更急迫。

第二层，电路。 逻辑折叠的主战场。通过垂直集成缩短导线长度，降低RC传播延迟。关键路径走线长度缩短50%-80%。

第三层，芯片。 全栈软硬芯协同设计。根据实际工作负载，对指令流和数据流做细粒度控制，提高并行度。流水线深度、内存层次结构、片上网络，全部围绕τ优化重新设计。

第四层，系统。 这是很多人忽略、但华为下重注的一层。

• 灵衢总线（Unified Bus）：用一个统一协议替代AI集群里层层叠叠的通信协议栈，系统通信延迟从几十微秒降到约100纳秒，降了近500倍。
• Hi-ONE光互连引擎：用光替代铜传输数据，单模块带宽8Tb/s，传输距离从不到1米扩展到100米。SerDes传输距离从约100厘米缩短到约5厘米。
• Atlas 960 SuperPod：用灵衢总线把15488张昇腾卡连成一个超节点，让几万张卡像一台机器一样协同工作。

论文里有一句话，野心极大："在AI系统中，τ每年可缩短到上一年的仅10%。"也就是说，AI完成同样任务所需的时间，一年内可以从10秒压缩到1秒。

为什么AI可以这么快？因为"在这些场景下，吞吐量直接转化为经济价值。"

第二卷：有啥用——六年381把剑

2.1 381款芯片：不是PPT，是账单

2020年5月到2026年5月，华为基于韬定律的核心思想，设计并量产了381款芯片。

这个数字必须认真对待。它不是实验室里的原型数量，不是流片次数，是量产——意味着经过了设计、验证、流片、测试、封装、上市、卖给客户的完整商业闭环。

覆盖哪些领域？智能手机（麒麟系列）、AI计算（昇腾系列）、服务器（鲲鹏系列）、汽车电子、物联网、工业控制。服务超过10亿用户。

最具代表性的是两条线：

手机线： 2023年Mate 60 Pro搭载麒麟9000S，中芯国际N+2工艺（等效7纳米）。2026年秋季即将发布的麒麟2026，完整采用双层逻辑折叠，晶体管密度达到238MTr/mm²（每平方毫米2.38亿个晶体管），等效Intel 18A工艺水平，接近初代台积电3nm。CPU性能核心频率提升至3.1GHz。何庭波给出的路线图一直排到2029年：麒麟2027→3.39GHz，麒麟2028→3.71GHz，麒麟2029突破4GHz。

AI线： 昇腾910B（中芯国际7nm N+2）、910C（双die封装，FP16算力约800TFLOPS，达到英伟达H100的80%左右）。2026年昇腾950，随后的昇腾990将引入逻辑折叠。到2030年前后，3D折叠将成为AI芯片的主要载体。论文预测，到2035年AI硬件集成度增长超过100倍。

这些数字背后，是一个被很多人忽略的事实：华为在制裁环境下，没有躺平，也没有硬撞南墙。它换了一条路，而且这条路已经跑了六年。

2.2 2031年的1.4纳米：吹牛还是算出来的？

韬定律最引人注目、也最受质疑的目标，是这句：预计到2031年，高端芯片晶体管密度将达到1.4纳米制程的同等水平。

先对标一下行业现状：

• 台积电：2纳米（N2）2025年下半年量产，A14（约1.4纳米级）预计2028年量产。
• 华为目前公开验证的制造能力：主要停留在7纳米级别（中芯国际N+2）。

也就是说，台积电计划用三年从2纳米走到1.4纳米。华为计划用五年，从7纳米等效水平走到1.4纳米等效水平——不是真的做出1.4纳米制程，而是用逻辑折叠+系统优化，在7纳米的物理工艺上，达到1.4纳米的等效性能密度。

这个目标 ambitious，但并非完全没有依据。

何庭波的论文给出了计算路径：从当前155MTr/mm²（百万晶体管/平方毫米）提升到2031年的400+ MTr/mm²。麒麟2026已经做到了238MTr/mm²。再叠几代逻辑折叠（三层、四层甚至更多有源层），加上器件层和芯片层的持续优化，理论上是可达的。

但这里有两个巨大的问号：

第一，物理极限。 τ = R × C，R和C能降到什么程度？导线再短也有电阻，电容再小也有寄生。当层间TSV间距逼近1微米以下，量子效应、散热、信号串扰都会成为硬边界。

第二，良率和成本。 多层逻辑折叠需要极致的混合键合工艺——键合间距1.5μm、套刻精度优于0.5μm、TSV关键尺寸低于1.5μm。良率能不能撑住？成本会不会比台积电的先进制程还高？论文自己也承认，"EDA工具链、能耗控制、热管理"都是尚未完全解决的技术难题。

2.3 不是技术突破，是被迫绕路？

这是个绕不开的问题。

韬定律之所以由华为提出，而不是由台积电或英特尔提出，有一个极其现实的背景：华为买不到最先进的EUV光刻机。

2019年制裁之后，台积电停止为华为代工，中芯国际虽然通过DUV多重曝光突破了7纳米，但距离台积电的3纳米、2纳米仍有明显差距。华为面临的选择只有两个：要么等死，要么换路。

韬定律就是换路的产物。

但这能说明韬定律只是"被迫绕路"吗？不能这么简单地下结论。

摩尔定律的物理极限和经济极限，是全球半导体行业共同面对的困境。台积电也在搞3D封装（SoIC）、背面供电（Backside Power Delivery）、High-NA EUV。英特尔也在推Foveros、EMIB。整个行业都在寻找后摩尔时代的出路。华为只是因为有外部压力，更早、更决绝地all-in了这条路线。

换个角度说，制裁逼出了中国半导体的"第二条腿"。本来行业只会走路（几何缩微），现在被逼得学会了跳（时间缩微）。跳得稳不稳，是另一回事；但能跳和不能跳，是本质区别。

何庭波自己在采访里说了："华为比同行更早遇到了这堵'墙'。"不是华为更聪明，是华为先被撞了。

第三卷：怎么用——一场产业协同的邀请

3.1 谁在受益？先进封装的春天

韬定律不是华为的独角戏。它的四层优化体系，每一层都指向不同的产业链环节。

最直接受益的是先进封装。

逻辑折叠需要超细间距混合键合、TSV硅通孔、晶圆级封装。Yole Group的数据显示，2024年全球先进封装市场规模460亿美元，预计2030年达到794亿美元，其中2.5D/3D封装的年复合增长率约23%。

国内厂商的站位已经很明显：

• 长电科技：全球第三封测，华为麒麟+昇腾核心封测商，年约40-50亿元华为订单。
• 通富微电：深度绑定昇腾，910系列2.5D封装占比超60%。
• 华天科技：3D IC/TSV/SiP多层堆叠能力突出。
• 盛合晶微（未上市）：2.5D先进封装市占约85%，逻辑折叠潜在核心供应商。

其次是EDA工具链。 逻辑折叠要求"真3D"设计流程——模块内划分、跨die互连、垂直热路径优化必须在同一个优化框架下协同求解。传统平面EDA工具完全不够用。北京大学已经火速官宣了面向韬定律的"真3D"EDA工具原型。国产EDA（华大九天、概伦电子）迎来历史性窗口。

第三是光通信/光芯片。 Hi-ONE光互连引擎需要高密度硅光子器件。随着AI集群规模扩大，高速光模块和光芯片的需求将持续攀升。

3.2 灵衢总线与Hi-ONE：被低估的系统层野心

很多人对韬定律的关注集中在逻辑折叠上，但华为真正的野心可能在系统层。

灵衢总线做了一件看似不大、实则极其颠覆的事：用统一协议替代了层层叠叠的通信协议栈。

在传统的AI集群里，GPU之间通信要经过PCIe、NVLink、InfiniBand、以太网……每层都有自己的协议、自己的开销、自己的延迟。数据搬一次家，要盖几十个章。灵衢总线把这些章全废了，统一内存编址、原生内存语义，让几万张卡像一台机器一样工作。

这已经不是芯片设计了，这是计算架构的重构。

Hi-ONE光互连引擎更是把战场从电换成了光。铜线的信号衰减和电磁干扰限制了传输距离和带宽，光没有这些问题。单模块8Tb/s的带宽，100米的传输距离，意味着数据中心可以重新设计布局——不需要把所有算力挤在一个机柜里，可以分布式部署，用光把它们连成一个逻辑整体。

这些技术的商业化，将彻底改变AI基础设施的物理形态。

3.3 华为的"产业邀请"

何庭波在论文里写了一句话，意味深长：

"工具链、标准、基准、器件物理和经济模型，都需要超越任何单一公司的贡献。"

这不是客气话。这是一份产业邀请。

韬定律如果真想成为"定律"，而不是华为一家的技术路线，它需要：

• 代工厂（中芯国际、长存、长鑫）持续提升工艺能力
• EDA厂商重构设计工具链
• 封装厂商突破混合键合良率
• 光通信厂商量产硅光子器件
• 学术界验证物理模型和经济模型
• 行业标准组织接纳这套新的优化目标

华为能做的，是提出方向和率先验证。但把蓝图填色，需要整个产业链。

论文发布当天，科创50指数创历史新高。资本市场的反应很快，但产业的跟进需要时间。今年秋季麒麟2026的实测表现，将是第一个关键验证节点。

尾声：铸剑者说

何庭波在采访里有一段话，值得作为结尾：

"我们有加速度了。两个路径都是演进路径，你得看从演进性上是不是可比的。未来4年、5年、10年的加速度，我们跟另一条道路完全可以相比，我们不会越来越远，只会越来越好。"

这段话里有底气，也有谨慎。

底气来自381款芯片的量产实绩。谨慎来自对物理极限的尊重——论文自己也列出了"尚未解决的技术难题"。

韬定律到底是不是一个真正的"定律"？现在还太早下结论。摩尔定律之所以成为定律，不是因为它被"提出"了，而是因为它被验证了六十年。

但华为做了一件很有分量的事：在被制裁的第六年，它没有选择沉默或抱怨，而是把六年的工程实践提炼成了一套系统性的理论框架，并在全球最顶级的电路与系统会议上公开发表。这是中国企业首次在全球半导体领域提出系统性的产业发展指导原则。

那把新铸的尺，能不能量出下一个六十年？不知道。

但至少，在摩尔定律的黄昏里，有人没有坐等天黑，而是点亮了一盏灯。

参考文献

1. He, T. (2026). A Time Scaling Theory for Multi-Layer Electronic Systems. ChinaXiv:202605.00224v1. https://chinaxiv.org/abs/202605.00224

2. 何庭波. (2026). 《半导体新路径探索与实践》主旨演讲. IEEE ISCAS 2026, 上海, 2026年5月25日.

3. 人民日报. (2026). "一直往前走，终归可以找到桥和路"——对话华为公司董事、半导体业务部总裁何庭波. https://m.thepaper.cn/newsDetail_forward_33252350

4. Yole Group. (2025). Advanced Packaging Market Report 2024-2030. 全球先进封装市场规模及增长预测数据.

5. 北京大学集成电路学院. (2026). 面向"韬定律"3D逻辑折叠设计"真3D"EDA方向取得关键进展. https://h5.ifeng.com/c/vivo/v002yFF9vvs5R5rZYKYnoyYUofXDcqerKnjCC2cBTOnnIPQ__

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