「D-Wave 双轨擦除门：量子纠错不必堆物理比特」

8 月 5 日，D-Wave 在《自然》发文，演示了一种双轨擦除量子比特（dual-rail erasure qubit）的两比特纠缠门。它解决的是量子计算最贵的问题：纠错开销。

纠错账

这门 CZ 门跑在超导微波腔对上，约 500 纳秒完成，保真度约 99.9%。关键在"错误层级"：最常见的光子丢失不会悄悄污染信息，而是立刻被硬件标记为"擦除错误"（就像信到了但发现少了一张，而不是地址写错）。于是最高频的错误恰好最好修。实测：每次门操作擦除率约 0.5%，残余泡利错误低于 0.1%，比特翻转几乎在 10⁻⁶ 量级——一个对纠错极友好的层级。

D-Wave 模拟显示，这套双轨架构每提升一档纠错距离，逻辑错误率能降约 10 倍（Λ=10）。意思是：不用堆海量物理比特，就能把逻辑错误压到容错门槛以下。路线图据此锁定 2032 年做出 100 逻辑比特、能跑超 100 万次操作的门模型系统。

这条路的硬约束

双轨腔架构不是通用解药。它的优势依赖"所有门操作都维持错误层级"这一前提，目前还是模拟结论；且 D-Wave 是少数同时押退火机和门模型两条线的公司，双轨技术来自收购 Quantum Circuits。对 IBM、谷歌那种靠表面码堆物理比特的主流路线，D-Wave 提供的是一条"用硬件级擦除检测换开销"的替代路径，而非推翻重来。

纠错效率，才是量子计算机的"摩尔定律"

行业叙事总爱比物理比特数。但门模型量子计算剩下的头号难题，不是造更多比特，而是"扩展时高效纠错"。D-Wave 这扇门的价值，是把纠错效率（Λ）做成可量化、可随码距指数改善的指标——某种程度上，它才是量子计算机版本的摩尔定律。谁先把逻辑错误率随开销指数下降做扎实，谁就离"有用的"容错量子计算机更近一步。