把曲率藏进连线：Google 用模块化双曲码把每个逻辑比特压到 36 个物理比特

🧊 开场一个数字：距离 22 要一千多个物理比特

先看这个数：表面码在距离 22 上保护一个逻辑比特，要花掉一千多个物理比特。

10 月 2 日下午，Google Quantum AI 与 Google DeepMind 的十四个人在 arXiv 上贴了一篇 112 页的论文，提出把这个数降到 36。 做法听上去像是在耍花招：把芯片切成小块，让曲率活在连线里。

论文编号 arXiv:2610.03682。第一作者 Oscar Higgott 与 Hasan Sayginel，合作者里包括 Craig Gidney、Matt McEwen，以及 Pushmeet Kohli 与 Hartmut Neven。 Zhiyang He 同时挂 MIT 数学系。 论文 112 页，73 张图，20 张表，正文加方法 19 页，其余 93 页是补充材料。

🧱 为什么不干脆造一块整的

原因在良率。 Higgott 团队注意到一件事：造一台量子计算机，无论如何都得把它切成模块。 单块百万比特芯片在良率、制备工艺与耦合器密度上会先撞墙，模块化架构迟早会来。

McEwen 在 Google 做硬件，他提出了这套连接性模型：模块保持平面，只有模块相接的地方才允许长程耦合器。 关键在于这个限制已经够了。 双曲镶嵌可以切成局部平坦的小块，难看的几何全部推到缝里。

【判断】这是全文最漂亮的一步。 它没有去改材料的噪声，也没有去换解码算法，而是去承认一个工程上早已注定的事实（芯片必须切块），然后把切法当成一个设计自由度来用。

Google 的 Willow 芯片跑的就是平面表面码网格，且已在阈值以下运行。 论文引它作为物理错误模型的来源：101 比特、距离 7 的存储器，每周期错误率 0.143%，表面码周期 1.1 微秒。

🔢 两个族，两套解码器

构造出两族码：模块化双曲表面码与模块化双曲色码，都从新的半双曲码族导出。 两族在 Stim 里做了电路级模拟，用 SI1000 噪声模型，体错误率 0.1%，跨模块门的错误率单独设成 1%。

解码器是分开的：

• 表面码用 PyMatching 的关联最小权重完美匹配解码器，跑三遍。
• 色码更难解码，DeepMind 那批人训了 AlphaQubit 的一个变体。这是该组 2025 年 12 月发布的那个基于循环注意力的神经解码器。

表面码那一路的读数是：把物理比特开销降到十分之一量级即可达到 10 的负 10 次方逻辑错误率，对应 120 个模块乘 116 比特即 13920 比特，跨模块门的噪声是机内其余部分的十倍。 外推到更大规模，省下的倍数变成 15倍。

色码一路给出那个头条数字：36 个物理比特换一个逻辑比特，距离 20 到 24，用 72 比特模块。 这个数比同距离的表面码低 30 倍以上，也低于双 gross 码的 48，而它要的连接性大部分是近邻的。 论文指出，以前的同类尝试在电路级上大概卡在五倍节省，不论走二维近邻布局还是走双曲编码。

【直引】这七个字的分量要说清楚：全部来自模拟，论文里没有任何一台造出来的机器。

🧵 缝上的噪声几乎不登记

这一段是对整个设计最有力的支持。

作者把跨模块错误率从 0.1%扫到 2%，体错误率固定在 0.1%，逻辑错误率只微弱变动，在所有测试过的模块划分与尺寸上都如此。 原因很直白：跨边界的耦合器在整条电路里只占一小部分门。

他们还设计了多速率综合提取电路，让高权重的跨模块稳定子每三轮测一次，而不是每轮都测。 这既改善了逻辑错误率，也放宽了对芯片间慢耦合器的速度要求。

跨模块耦合器的 1% 错误率不是凭空设的。 论文引用了三组连线谐振器的工作，误差率已接近 1%：Zhong 等人 2021 年、Niu 等人 2023 年、Qiu 等人 2025 年。 也就是说，这条设计所依赖的另一半硬件，今天已经有人做出来了。

🧮 存得便宜之后，计算的账

一个便宜存逻辑比特的存储器，如果没法在上面算东西，就没有用。高率码在这方面历来很差，论文给了两件工具。

第一件是码自同构，即双曲镶嵌的对称性，通过置换整个模块来实现逻辑运算，只需要每个模块内部的近邻门加上每侧一道额外的缝。

第二件是 ribbon extractor，沿码的单个环挂上去的辅助系统，用手术式测量逻辑 Pauli 算符。 由于自同构把每个逻辑算符都转到 extractor 能看见的那一个上，一台 extractor 能服务 [[6400, 104, 30]] 这码里的 104 个逻辑比特中的 100 个，代价是大约 22% 的额外比特。 论文摘要里说 extractor 比码本身小约 4.5 倍。

为了看这在实际里买到了什么，Higgott 把一个 50 位行波进位加法器编译到同一镶嵌的两块存储器上：[[3600, 104, 22]] 与 [[6400, 104, 30]]，操作数通过传送进出一个小的计算区域。 他报的界是 ribbon 测量 21402 个纠错周期，自同构搬运28930 个，折合每位加法 428 与 579 个周期。

【推论】Willow 的表面码周期是 1.1 微秒，按此折算，加两个 50 位数的逻辑记账大约要 55 毫秒。 密集存储是用时间换来的。

⚠️ 还没有人造出这台机器

论文里的每个结果都来自模拟器。

这项设计假定存在的硬件，是一半一半的。 Google 的 Willow 芯片跑局部表面码网格且在阈值以下，这是论文引用的物理错误模型。 芯片间连线谐振器在接近 1% 的错误率上已被演示。

【直引】还没有人同时跑过两者，在一个系统里既有高性能局部网格又有高保真跨模块耦合器；而这个系统还得能容忍坏比特与坏耦合器。 作者说他们预期现有的缺陷处理方法能迁移过来，因为模块内部结构大体相同，并且明确说这是预期，不是结果。

解码是更锋利的那道坎。 模块化双曲码把完整的距离摊到很多模块上，让解码器能在表面码的局部切片上实时工作的那些窗口技巧在这里用不上。 论文直言，规模化实时解码要么靠解码算法本身的并行化，要么靠专用硬件，子距离并行策略很可能是必需的。 AlphaQubit 在软件里把这些综合数据解对了，而跟上一台每微秒吐一次综合数据的机器，是另一个工程问题，且未解决。

🔮 覆盖整个领域的乘数

开销是所有量子计算预测的乘数。 论文把实用规模的容错放在大约十万到一百万物理比特这个区间，并引用了 Gidney 自己去年的估计：分解一个 2048 位 RSA 整数需要不到一百万个含噪声量子比特。 Gidney 是本文合作者之一。 把每个逻辑比特的物理比特数砍掉三十倍，所有这类时间表都会跟着动。

【判断】这项工作的分量不在于它交付了一台机器，而在于它把一个大家默认无法回避的工程约束（芯片必须切块）变成了免费的资源。 曲率本来要额外花钱，现在它藏在那些反正都要拉的连线里。 下一个值得等的数字会从制冷机里出来。

📌 信源与限定

• 全部技术数字取自 arXiv:2610.03682（10 月 2 日提交）及其公开解读，未核到补充材料全部73 张图。
• 36、48、13920、21402、28930、104、100、22% 均为论文披露值。
• 55 毫秒为按 Willow 表面码周期 1.1 微秒的折算，非论文结论。
• 全部结果为电路级模拟，论文未包含任何硬件实验。 摘要所称超过 30 倍，是投影值而非实测值。