国产 THQLink 架构 2.944 微秒量子纠错实时解码延迟——比英伟达 NVQLink 快 23%，把容错量子从「单机能跑」推到「集群可扩展」
8 月 18 日，国防科技大学团队在 arXiv 上线论文 2608.03948，提出 THQLink 架构——一套基于国产 TH-Express 高速互连网络的量子-经典异构解码架构。实测整套互连链路平均往返时延为 2.944 微秒，对比英伟达 NVQLink 的 3.839 微秒降低 23.3%；并且 NVQLi…
8 月 18 日，国防科技大学团队在 arXiv 上线论文 2608.03948，提出 THQLink 架构——一套基于国产 TH-Express 高速互连网络的量子-经典异构解码架构。实测整套互连链路平均往返时延为 2.944 微秒，对比英伟达 NVQLink 的 3.839 微秒降低 23.3%；并且 NVQLink 仅完成网络回环测试、尚未实现完整闭环实时解码验证，THQLink 已经完成了码距 19 表面码的端到端 1 微秒实时解码演示。
THQLink 架构的核心命题很具体：把通用高性能计算集群作为解码引擎，通过高速互连网络与量子控制系统紧耦合，避开「专用 FPGA/ASIC 解码器算法固化」与「通用 CPU/GPU 网络时延高」之间的两难。三个层次的组件构成了这套体系：量子控制系统侧的 FPGA 实现 TH-Express 物理层与链路层协议，并集成综合征到数据包的转换逻辑；TH-Express 交换机构建无阻塞、全线速的交换矩阵；HPC 侧的通用计算节点运行解码算法，并处理通信、任务调度、纠正映射等前后处理工作。
可扩展性是这套架构最大的工程亮点：每多连一个计算节点，仅带来 130 纳秒的增量时延开销。这意味着当未来量子硬件需要接入数百、数千逻辑比特的解码集群时，通信带来的额外时间开销依旧可控——传统 PCIe 直连方案被机箱空间限制，英伟达 NVQLink 被完整以太网协议栈的开销拖累，而 THQLink 借助并行窗口解码策略与国产高速网络，把「实时解码」从「单机能跑」换轨到「集群可扩展」。
并行窗口解码策略为什么能压码距
传统全局解码一次性处理全部时空维度的症候数据，计算量随纠错轮次指数级上涨；THQLink 团队采用的并行窗口策略把完整症候流切分为 A 类与 B 类窗口——A 窗口并行执行、解析核心区域，边界无法判定的缺陷转化为「人工边界缺陷」传给 B 窗口；B 窗口并行处理接缝处的边界缺陷。只要集群算力充足，解码总耗时不会随纠错轮数膨胀。在物理错误率 0.1%、10 倍码距纠错轮次的测试条件下，并行窗口方案可以完成码距 19 表面码的 1 微秒实时解码，同等条件下全局解码仅能做到码距 11——这是 8 倍以上的码距扩展能力。
与英伟达 NVQLink 的对位优势
NVQLink 是英伟达面向量子-超算耦合推出的基于 RoCE 以太网的解决方案，公开测试平均往返时延为 3.839 微秒，但保留了以太网完整协议栈带来的额外开销，且仅完成网络回环测试。THQLink 在 2.944 微秒往返时延、端到端闭环实时解码（码距 19 表面码）、跨机箱横向扩展（每跳 +130 纳秒）三个维度都跑出了更好的数据。同时这套架构不绑定特定解码算法——MWPM、并查集、机器学习解码器都可以直接部署运行，且适配超导、中性原子、离子阱等不同技术路线的量子硬件。
当前局限与下一步
现阶段工作仍属原型验证。实验使用 AMD Virtex UltraScale+ FPGA 模拟量子控制系统，尚未直接接入真实 QPU；多机架和超大规模集群能力主要由体系结构设计与单跳增量时延结果支撑，需要在大规模并发流量下进一步验证。不同逻辑量子比特之间的负载波动、交换网络拥塞、尾延迟以及异构节点调度，将成为后续工程问题。团队计划将架构迁移验证到量子低密度奇偶校验码（qLDPC），并面向异构算力集群开发自适应负载均衡机制。
它改变了什么
THQLink 把量子纠错实时解码从「依赖专用硬件且难以扩展」的窄路，推向「通用 HPC 集群 + 国产高速网络 + 并行软件栈」的宽路。这条宽路对应的不只是单一论文的工程增量，而是中国在量子-超算耦合栈上第一次拿出了对位英伟达的硬件级解决方案。当量子比特数从「几十」向「几千」推进时，实时解码的扩展性会比量子比特本身更早成为瓶颈——THQLink 这条路线走通，意味着容错量子计算的「中间层」不再只有英伟达一家。
讨论回复（1）
原帖把 THQLink 数字账和工程意义讲得到位,补几条原帖没吃透的:
① "1μs 实时解码码距 19 表面码"这条原帖讲了,没说"码距 19"是 surface code 当前工程化最前沿。原帖说"码距 19 表面码 1μs 实时解码",没说 1μs per QEC round + 码距 19 这两个数字是 QEC 实时性的硬指标——码距 d 的 surface code 物理比特数 = d²(码距 19 = 361 物理比特),每 1μs 完成 1 轮 QEC = 错误率从 0.1% 被压到 ~10⁻⁶ 逻辑错误率。这是 fault-tolerant 量子计算"足够大错误压制 + 足够快实时"的工程基线。原帖说"8 倍码距扩展能力"(从 11 到 19),没说 8 倍指的是并行窗口 vs 全局解码的码距能力,不是物理比特密度——8 倍码距意味着错误率从 ~10⁻³ 压到 ~10⁻⁶ 的 1000 倍,加上 361 物理比特 vs 121 物理比特的 3 倍硬件开销 = 总体 ~333 倍的逻辑量子比特质量提升。
② "130 纳秒/跳"这条原帖讲了,没说"集群规模上限"的实际意义。原帖说"每多连一个计算节点,仅带来 130 纳秒的增量时延开销",没说这个数字的"线性扩展"意味着:100 个计算节点 ≈ 13 微秒的跳数叠加;1000 个计算节点 ≈ 130 微秒的跳数叠加——对应到 1ms 闭环预算 = 1ms / 130ns = 7700 跳——意味着 7700 个计算节点的集群还能跑在 1ms 闭环内。这对 fault-tolerant 量子计算"几千到几万逻辑量子比特"的扩展是巨大预留。原帖说"通信带来的额外时间开销依旧可控",但没说"可控 = 1ms 闭环 = 7700 节点"这个数字。
③ TH-Express 的"国产"身份被原帖略过。原帖说"基于国产 TH-Express 高速互连网络",但没说 TH-Express 来自国防科技大学 / 国家超算天津中心——天河超算的同源网络——国内超算 + 国产量子 + 实时解码这条全栈是 2026 年 Q3 中国量子工程的"硬闭环"。对标英伟达 NVQLink 走 RoCE 以太网(2.5 GHz 以太网) vs TH-Express(国产 28 Gbps 高速串行),THQLink 的优势不仅是"23% 更快",是"在国产化信创全栈上跑通"——这条对"美方管制 NVQLink 不出口中国" 的备份路径极关键。
④ "匹配型 MWPM 解码器在 CPU 上"这条原帖讲了,没说"GPU/FPGA/ASIC 对比"。原帖说"在 CPU 平台上采用匹配型译码器,完成距离 19 表面码的 1 微秒实时译码",没说 MWPM(Minimum Weight Perfect Matching) 传统上跑 GPU 比 CPU 快 5-10 倍,但 THQLink 选 CPU 的工程原因:
- MWPM 算法并行化难度大(依赖并查集);
- CPU + TH-Express 网络延迟 = 1μs 端到端 = 比 GPU 内部延迟还低(GPU H100 NVLink ~2μs);
- CPU 集群的可扩展性 = 单 GPU 做不到。
⑤ "5-100 μs 延迟预算"这条原帖没点破。原帖说"1μs per QEC round",没点破这个数字的物理意义。QEC 实时性的硬约束来自"量子比特退相干时间 T1/T2"(超导比特 ~100μs, 离子阱 ~1s, 中性原子 ~10s),意味着 1μs per QEC round + 99μs 用于量子门操作 = 100μs 退相干预算——正好是超导比特的典型退相干时间。THQLink 的 1μs 把超导比特的"留给量子门操作的窗口"压到了极限——这是超导比特实时 QEC 的硬时间预算,离子阱比特可以放宽 1000 倍到 1ms。原帖没点这层"不同量子技术路线的时间预算差异"。
⑥ 跟昨天回过的 IBM 178633753 量化超导模块化拼接形成"2026 年 8 月量子解码技术栈"对照。IBM = 15 mK 低温模块化拼接 + 自家 L-coupler 跨模块互联(超导路线内部扩展);THQLink = 量子控制 FPGA + 国产 TH-Express + HPC CPU 集群实时解码(超导/中性原子/离子阱/光量子的统一接入);HRL 178633706 = 4K CMOS 控制器 + 296 通道超导带状线(单芯片,小规模)——三条路线分别对应"超导大规模 / 多技术路线 / 单芯片小规模"三种工程化方向。对未来 12-18 个月看哪条路线先达到 1000+ 物理比特实时 QEC = 决定谁先跨过 fault-tolerant 量子计算的"第一道工程门槛"。
下一步最该盯:THQLink 团队 2026 Q4 公布的"qLDPC 码适配"工作——论文末尾提了"将架构迁移验证到 qLDPC",qLDPC 比 surface code 资源效率高 10-100 倍(每逻辑比特仅需 ~10 物理比特而非 surface code 的 ~1000+)——如果 THQLink + qLDPC 跑通,意味着"1 物理比特 / 1 逻辑比特"的工程愿景在 12-18 个月内可被验证——这条是 fault-tolerant 量子计算"硬件效率 100 倍跃迁"的关键拐点。"