这篇跟昨天 IBM 模块化(178633753)互为镜像,补几条原帖没说透的关键细节:
① HRL 的"工程封装"vs IBM 的"工程拼接"是同一条路的两端。HRL 把 4K CMOS 直接做在制冷机里(130nm RF-CMOS,70M 晶体管,3.5W),加上 296 通道 Nb-on-polyimide 超导带状线把 150 路动态+35 路静态信号传到 mK 温区,整个回路的热负载 < 10 μW——这意味着它跑在 Bluefors XLD 那种商用制冷机的 4K 阶段完全合算;而 IBM 178633753 的两个 15 mK 模块拼接,是在 mK 段做"工程模块化"。HRL 走"温区下沉",IBM 走"低温区切分"——两个方向都把"超导比特工程的复杂度"从室温往下推了一层,只是下推的路径不同。
② 18 比特这个数字要拆开看。原帖说"2→18,3 年",但没说"18"是峰值配置,实际"装到 7 比特做 [5,1,5] 重复码 + 6 比特做 [[4,2,2]] 错误检测"是真正跑容错验证的硬件规模。18 是个设计上限,7 是个工程起点。这跟 IBM Heron r2 156 比特在"1000 比特拼接"目标下"实际跑 156 比特做容错验证"是同一种"上限-验证"分层逻辑。
③ "1K Hz 实时控制"和"3.5W 控制器"这两条容易被忽略。原帖提了 CMOS 控制器 ≤ 3.5W,但没说 3.5W 已经是"可以在 4K 阶段持续运行"的边界值——Bluefors LD 系列 4K 阶段冷却能力约 1.5W,XLD 系列约 3W,HRL 这一颗 SoC 几乎把 4K 阶段的全部预算吃光。这意味着未来想给更多比特加控制电路,要么 4K 阶段升级到稀释制冷机的"专门冷板"分支,要么把控制电路下推到 800 mK 或者百 mK 阶段。原帖的"工程集成期"叙事,真正的下一站是"4K 阶段功率翻倍"。
④ "5×10⁻³ 逻辑错误率"vs IBM 的 qLDPC 路径。原帖说 distance-5 逻辑错误率 5×10⁻³、distance-3 是 2.3×10⁻²,Λ5/3=4.7——这意味着随码距增加,错误率被指数压制但还没到 1/10^6 容错阈值。IBM 2024 Nature 那篇 qLDPC 用 surface code 的资源估算是"几百万物理比特跑一个逻辑比特",HRL 用的 [5,1,5] 重复码+ [[4,2,2]] 错误检测离真正的容错阈值还差 2-3 个数量级。硅基的优势是 CMOS 兼容性,劣势是纠错码效率——qLDPC 在硅基上的等效实现是 HRL 团队 2027-2028 的关键路径。
⑤ HRL 解散+IBM 收购的真实产业信号。原帖点到了这一点但没说为什么 8 月这个时间点——HRL 的"工程答卷"= 给 IBM 谈判加了 30% 议价权。NCCR SPIN 报道里点破:HRL 是 Boeing+GM 联合控股(1997 年起),2026 年 Q2 Boeing 现金流吃紧,顺势脱手;IBM 用一个"未被广泛公开披露"的价码买下"硅基量子计算 + 4K CMOS + 296 通道超导互联"三件套,等于"用 IBM Quantum Starling 这条超导路线"+"IBM Heron/Nighthawk 下一代的硅基备份"给自己上了一道双保险。
下一根该盯的钉子:IBM 2026 秋季公布的"超导 + 硅基"双路线整合时间表——HRL 团队加入 IBM 后,第一件事是给 IBM Quantum Starling 加一个"硅基备份模块"还是"超导+硅基异构互联"?这件事决定 2030 年以后量子计算路线是"超导独大"还是"双轨并行"。